逻辑分析仪:阀值电压和采样时钟设置

1阀值电压设置

阀值电平较高时，高电平变窄，低电平变宽。超过最高电压，信号恒低。阀值电平较低时，高电平变宽，低电平变窄。低于最低电压，信号恒高。

如何设置合适的阀值电平？我们进行如下分析，如图 1.5 所示，先确定电平信号的高电平电压(MAX)和低电平电压(MIN)，初步确定预设阀值电平= (MIN + MAX)/2，然后可根据采样实际情况微调阀值电平毛刺干扰（如果有毛刺）。

2 采样时钟设置

采样频率越高，信号采集越精细，还原度越高。采样频率越低，信号采集越粗略，还原度越低。通过比较来了解采样频率对信号采集的影响。

采样频率合适，采样的点数均匀，可正确的还原波形信号，进而正确重建逻辑电平数字信号，有利于信号的分析与调试。

当采样率过低时，采样的点数少，采样间隔过大，将会遗漏掉很多波形信息，无法正确的重建数字逻辑信号，将导致波形重建严重失真甚至错误。

因此，如果用于协议分析，一般建议采样率为被测信号波特率的 20 倍或以上。

在某些情况下采集低速信号时，若采样率过高，将会捕获到更多细节，甚至异常信号（许

多硬件是能够正常处理这样的信号异常，对电路没有影响）。

捕获到异常信号虽然能表征事实，但是对分析不利，用户希望过滤这些异常信号，此时可以适当降低采样率来减少异常捕获的概率（也可以选择数字滤波的功能来过滤异常毛刺），如图2所示。

在做时序分析的时钟，采样率是越高越好的，因为测量时间分辨率高。

同步采样

同步采样也称状态采样，为使用外部时钟作为采样时钟的采集方式，一般通过外部时钟通道输入同步采样频率。

使用同步采样的优点：

1. 可以避免采集无效信号，如果同步时钟周期内的数据信号有许多跳变，而这些信号均为无意义的信号，使用同步采样可以有效的过滤掉这些无效信号。

2. 避免高速采样模式下，采样时隙错误。在使用内部时钟时，如果信号频率很大，会造成我们采集的上升沿与真实的上升沿造成偏差，而这个偏差可能对应的数据已经发生改变，而使用外部时钟则可以避免这样的问题。

注意: 如果使用外部采样频率，外部采样频率不能超过最高状态采样频率。因为在采集过程

中从输入信号到探头，到采集比较器，然后到 FPGA 处理，最后到存储等多个环节，都存在一定的带宽瓶颈影响信号的正确读取。超过最大状态采样频率将造成采集错误。

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